En este artículo se presenta la arquitectura interna de transmisión de datos del dispositivo regional de control de la estabilidad, y se presentan las medidas correspondientes adoptadas en cada enlace desde la perspectiva de la mejora de la fiabilidad de la transmisión de datos, incluyendo principalmente la mejora del diseño de los programas relacionados con la RAM de doble puerto en la tarjeta de interfaz GPS, y la tarjeta de adquisición de datos analógicos En la aplicación de FIFO, el uso de dispositivos lógicos programables complejos (CPLD) para implementar el control lógico de adquisición de datos y la comprobación de redundancia cíclica (CRC), así como el diseño del protocolo de comunicación de red de la capa de aplicación de la red ARCnet. Estas medidas son sencillas en principio y fáciles de aplicar, y el análisis teórico y los experimentos específicos demuestran que pueden mejorar eficazmente la fiabilidad de la transmisión de datos.
El dispositivo regional de control de la estabilidad puede mejorar eficazmente el límite de estabilidad del sistema mediante el intercambio de información entre distintos nodos del sistema eléctrico y la adopción de las medidas de control correspondientes en distintos lugares según el modo de funcionamiento y las condiciones de fallo de toda la red. El dispositivo se puso en funcionamiento en tres subestaciones y dos centrales eléctricas de la red eléctrica del este de Heilongjiang en marzo de 1997. Sin grandes cambios en la estructura de la red, garantizó el funcionamiento seguro a largo plazo de la red eléctrica oriental bajo altos límites de estabilidad y alivió el problema de escasez de energía de la central eléctrica oriental.
Durante el funcionamiento a largo plazo del dispositivo, se puede observar en los archivos de registro de datos del ordenador central que es necesario seguir mejorando la fiabilidad de la transmisión de datos dentro del dispositivo. Esto se manifiesta principalmente en: ① Los paquetes de datos cargados por el ordenador inferior se pierden; ② Hay datos obviamente malos en algunos paquetes de datos (la desviación del valor real es demasiado grande). La fiabilidad de la transmisión de datos es una parte importante de la fiabilidad general de trabajo del dispositivo de control de estabilidad. En algunos casos extremos, la pérdida o transmisión errónea de mensajes de datos a largo plazo (como más de 10 ciclos consecutivos) hará que el dispositivo juzgue mal el estado actual de la red eléctrica, e incluso causará un mal funcionamiento.
Este artículo parte de la arquitectura interna de transmisión de datos del dispositivo regional de control de la estabilidad, analiza los posibles problemas en cada eslabón de la transmisión de datos y propone y aplica una serie de medidas correspondientes para resolverlos.
Sistema de transmisión de datos
El dispositivo regional de control de estabilidad tiene una estructura jerárquica de ordenadores superiores e inferiores para facilitar una configuración flexible y satisfacer los requisitos de diversas aplicaciones. La comunicación en red entre los ordenadores superior e inferior se realiza a través de la tarjeta de red ARCnet. El ordenador inferior es un bus STD industrial con una estructura de CPU maestro-esclavo. Sólo el procesador maestro V40 puede controlar el bus y acceder a sus recursos. El procesador esclavo no puede acceder directamente a los recursos del bus.
Algunas funciones específicas no participan en las decisiones a nivel de sistema.
El sistema interno de transmisión de datos del dispositivo regional de control de estabilidad se muestra en la figura 1. El enlace de transmisión en el que los datos analógicos y de conmutación recogidos por cada tarjeta enchufable del ordenador esclavo se envían a la memoria del ordenador central incluye principalmente: ① La tarjeta del procesador de control principal V40 y la tarjeta de interfaz GPS intercambian información de estado y tiempo a través de RAM de doble puerto; ② La tarjeta V40 obtiene los datos analógicos y digitales recogidos de la tarjeta de conversión A/D y la tarjeta de entrada de conmutación a través del método de respuesta de puerto de E/S; ⑧La comunicación entre los ordenadores superior e inferior se realiza mediante la red de token industrial ARCnet.
2 Transmisión de datos de la tarjeta de interfaz GPS
Los datos intercambiados entre la placa del procesador de control principal V40 y el microcontrolador de la placa de interfaz GPS incluyen principalmente: ① Información útil de tiempo y estado extraída de los mensajes de comunicación del receptor GPS. Esta información se añade como etiquetas de tiempo a las cantidades analógicas obtenidas a través de la recogida síncrona. y mensajes de datos de conmutación; ② bytes de comando y estado para garantizar el funcionamiento coordinado de la estructura CPU maestro-esclavo.
El intercambio de datos entre las CPU maestra y esclava es frecuente y la temporización es compleja y cambiante. Se selecciona la memoria RAM de doble puerto DS1609 de Dallas Company como memoria intermedia y memoria de datos. La tarjeta de interfaz GPS puede participar indirectamente en la toma de decisiones a nivel de sistema del ordenador inferior a través del método de RAM de doble puerto. Diseño del hardware DS1609
Es sencillo y fácil de implementar, pero los requisitos de programación del software relacionado son relativamente altos. Esto se debe a que permite a ambos extremos acceder a la unidad de memoria al mismo tiempo, pero el propio chip no proporciona lógica de arbitraje de conflictos de acceso por hardware. Los posibles conflictos de acceso deben evitarse mediante métodos de diseño de software. De lo contrario, pueden producirse conflictos de contención de lectura/escritura y de contención de escritura/escritura para la misma dirección, causando errores de lectura de datos, incertidumbre en el contenido de los datos y otros problemas. Reflejado en la placa de interfaz GPS, este conflicto de acceso causará directamente que la placa del procesador de control principal V40 obtenga datos erróneos, causando el fenómeno de "pseudo pérdida" de paquetes de datos, es decir, el paquete de datos ha sido realmente cargado al ordenador central, pero debido al error en el bit de bandera de cabecera no puede ser reconocido por el ordenador central, haciendo que los datos no puedan ser utilizados eficazmente.
La placa de interfaz GPS mejorada utiliza la idea del "método del buzón" y combina el tráfico de datos real y la dirección del flujo para diseñar programas relacionados con la RAM de doble puerto. Las principales ideas de diseño del "método del buzón" son: ① El propio buzón puede garantizar que no haya conflictos de lectura/escritura y conflictos de escritura/escritura. Esto se puede conseguir consultando el contenido de un par de memorias de banderas de buzón. En casos especiales, también puede ser implementado por una sola memoria; ② El buzón es Una señal del estado de lectura y escritura en ambos lados de la sección de almacenamiento. Esta información se puede utilizar para evitar varios posibles conflictos.
Cuando se utiliza el "método de buzón" para diseñar un programa RAM de doble puerto, se debe prestar atención; ① Antes de obtener el permiso de operación de escritura de una determinada unidad de almacenamiento, el buzón correspondiente debe ser consultado, y el derecho de operación de escritura debe ser liberado inmediatamente después de completar la operación de escritura de una determinada unidad de almacenamiento; ② La RAM de doble puerto por defecto Un determinado lado tiene una mayor prioridad para obtener el derecho de operación de escritura. El lado con una prioridad más baja necesita consultar la memoria de bandera ⒉ veces en el proceso de obtención del derecho de operación de escritura (los 2 retardos de consulta se determinan según la velocidad real de las CPU maestra y esclava) para asegurar En cualquier caso, sólo un lado puede obtener derechos de operación de escritura para la misma sección de almacenamiento al mismo tiempo.
Las ventajas de utilizar el "método del buzón" para diseñar un programa RAM de doble puerto son: ① Incluso si la temporización de los programas relacionados en ambos lados de la RAM de doble puerto no se considera cuidadosamente, puede garantizar que no se produzcan conflictos de lectura/escritura y conflictos de escritura/escritura, lo que es especialmente adecuado para comunicaciones Sistemas de temporización frecuentes y complejos; ② Reducir la correlación de los programas en ambos lados de la RAM de doble puerto, facilitar la estructuración y modularización del diseño del programa, y mejorar la mantenibilidad y heredabilidad del programa.
Transmisión de datos de la tarjeta de conversión 3A/D
La placa de conversión A/D original utiliza un microordenador de un solo chip y una memoria RAM de doble puerto para realizar las funciones de adquisición de datos e intercambio de datos con el sistema informático inferior. Los sistemas de microordenador de un chip y RAM de doble puerto implican un gran número de chips, y su consumo de energía y generación de calor son grandes. Una mala disipación del calor afectará a la estabilidad del funcionamiento del circuito. Al igual que la placa de interfaz GPS, la programación relacionada de la RAM de doble puerto requiere la consideración de muchos factores. Cuando se produce alguna interferencia electromagnética fuerte en un sitio industrial, la transmisión de datos se verá afectada, dando lugar a una gran cantidad de datos erróneos que aparecen al instante. En este momento, la comprobación de paridad horizontal utilizada por la placa de conversión A/D original no puede detectar un número par de errores y no puede cumplir los requisitos.
Del análisis se desprende que la señal de control del sistema a la tarjeta de conversión A/D es iniciar el muestreo. Esta señal es proporcionada por el pulso de muestreo síncrono en toda la red enviado por la placa de interfaz GPS y se implementa puramente en hardware.De esta manera, los datos transmitidos por la placa de conversión A/D a través del bus se envían todos en una dirección, incluyendo principalmente cantidades analógicas.
Datos y su grupo de códigos de comprobación e información de estado de la placa (como el estado FIFO, el estado de datos listos de la placa de conversión A/D, etc.). Teniendo en cuenta la dirección única de transmisión de datos y la secuencia fija de salida de datos de esta placa, y considerando la cantidad de datos que deben almacenarse en búfer, se seleccionó el FIFO asíncrono IDT7201 de IDT para sustituir a la RAM de doble puerto original. Las operaciones de lectura y escritura de datos del FIFO sólo pueden realizarse secuencialmente. Las operaciones de lectura y escritura sólo requieren que las señales /W y /R participen en el control y no tienen nada que ver con la señal de dirección, por lo que el circuito de interfaz es sencillo; al mismo tiempo, las características de hardware del FIFO garantizan que sea imposible que se produzca durante el uso. En caso de conflictos de lectura-escritura, la fiabilidad es alta, y la programación relacionada es sencilla y fácil de implementar.
La lógica de control de la placa de conversión A/D se implementa mediante un dispositivo lógico programable complejo (CPLD), y se selecciona el chip de la serie MAX7000 de la empresa ALTERA para sustituir al sistema de microordenador original de un solo chip. Las ventajas del MAX7000 son: ① Su programación se realiza modificando módulos de funciones lógicas con circuitos de interconexión fijos, por lo que el retardo máximo entre su entrada y salida es predecible; ② Su interconexión de bloques lógicos es agrupada y tiene una frecuencia de funcionamiento más alta; ③Alto nivel de integración, adecuado para implementar máquinas de estado y circuitos de control más complejos.
El diagrama de estado de la placa de conversión A/D CPLD se muestra en la Figura 2. La lógica de control implementada por el CPLD incluye principalmente: ① Conversión A/D, como el inicio de la conversión, la conmutación de canales, la espera de datos, el almacenamiento de datos, etc.; ② Visualización de información de estado a bordo, como el estado FIFO, el progreso de la máquina de estado troncal, un conjunto de banderas de fin de muestreo de datos, etc. ③ Implementación de la comprobación de redundancia cíclica (CRC) en un conjunto de datos recopilados.
Como puede verse en la Figura 1, una gran cantidad de datos analógicos tiene que pasar por el bus STD, la tarjeta de red ARCnet del ordenador inferior y la tarjeta de red del ordenador superior antes de poder enviarse finalmente a la memoria del ordenador superior para su uso. La obtención de datos analógicos sincronizados a través de toda la red es una parte clave de la transmisión de datos. Ring, para asegurar la alta fiabilidad de los datos analógicos en el proceso de ser enviados desde la tarjeta de conversión A/D al ordenador central, es necesario realizar una comprobación de errores en los paquetes de datos. Cuando se detecta que hay un error repentino en los datos recibidos por el ordenador central, se abandonará el uso de este conjunto de datos para mejorar la fiabilidad de la transmisión de datos.
La tarjeta de conversión A/D utiliza inicialmente la comprobación de paridad horizontal, es decir, la comprobación de paridad se realiza en el mismo bit de cada carácter del mismo grupo de datos, y finalmente se obtiene una palabra de comprobación.Este esquema de detección de errores es simple y fácil de implementar, pero cuando se produce un número par de errores de ráfaga en los bits correspondientes para XOR, este esquema
Palabras clave: Pasarela de Internet de las Cosas